Методы и средства тестирования цифровых устройств компьютерных систем
ВВЕДЕНИЕ
Актуальность темы. Построение (синтез) тестов цифровых устройств (ЦУ) относится к одной из основных классических задач диагностики вычислительной техники (ВТ), в том числе радиоэлектронной (РЭА) и электронно-вычислительной (ЭВА) аппаратуры, однако, несмотря на это, она остается недостаточно решенной до настоящего времени. Это объясняется, прежде всего, разными темпами развития теории диагностики и собственно прогрессом ВТ. К началу 80-х годов прошлого столетия, когда разрыв между этими темпами достиг критического состояния, несостоятельность классического подхода проектирования ВТ, когда диагностическое обеспечение разрабатывается на последних этапах проекта, уже ни у кого не вызывала сомнений. Как результат разрешения конфликта родилось новое направление – контролепригодное проектирование (КПП).
СОДЕРЖАНИЕ
ВВЕДЕНИЕ
РАЗДЕЛ 1 АНАЛИЗ МЕТОДОВ И СИСТЕМ ТЕСТИРОВАНИЯ ЦИФРОВЫХ УСТРОЙСТВ
1. Краткая классификация методов и средств диагностики цифровых устройств
3. Случайное (вероятностное) тестирование ЦУ
3.1. Случайные и псевдослучайные последовательности, их характеристики и свойства.
3.3. Структуры случайного и псевдослучайного тестирования.
3. Проектирование генераторов псевдослучайных тестов
3.1. Линейный ГПСТ и его свойства.
3.3. ГПСТ с произвольной вероятностью сигналов.
Выводы к 1 разделу
РАЗДЕЛ 2 РАЗРАБОТКА СТРУКТУР И МЕТОДИК РАСЧЕТА ПАРАМЕТРОВ ПСЕВДОСЛУЧАЙНОГО ТЕСТИРОВАНИЯ ЦУ
3. Разработка структур и методики расчета параметров ГПСТ с произвольной вероятностью следования логических сигналов
3. Разработка методики расчета параметров ГПСТ
3.1. Расчет параметров преобразователя вероятностей.
3.3. Расчет разрядности РСЛОС.
4. Разработка адаптивного подхода тестирования цифровых устройств
5. Разработка алгоритма параллельной генерации адаптивных тестов
Выводы к 2 разделу
РАЗДЕЛ 3 РАЗРАБОТКА АДАПТИВНОГО ПОДХОДА ПСЕВДОСЛУЧАЙНОГО ТЕСТИРОВАНИЯ ЦИФРОВЫХ УСТРОЙСТВ
РАЗДЕЛ 4 РАЗРАБОТКА АРХИТЕКТУРЫ И ПРОГРАММНОГО ОБЕСПЕЧЕНИЯ СИСТЕМЫ ТЕСТИРОВАНИЯ ЦИФРОВЫХ УСТРОЙСТВ И ЕКСПЕРИМЕНТАЛЬНЫЕ ИССЛЕДОВАНИЯ НА ЕЕ ОСНОВЕ
1. Разработка автоматизированной системы генерации адаптивных тестов.
1.1. Интегрированная система диагностики и процесс подготовки тестового обеспечения ТЭЗ.
1.2. Подсистема тестового обеспечения.
1.3. Алгоритмы работы ПТО
2. Экспериментальные исследования подсистемы тестового обеспечения
2.1. Исследование эффективности ПТО на наборе комбинационных логических схем ISCAS'85.
2.2. Исследование эффективности ПТО на наборе последовательностных логических схем ISCAS'89.
2.3. Исследование эффективности ПТО на ТЭЗ СРК.
Выводы к 4 разделу
ВЫВОДЫ
СПИСОК ИСПОЛЬЗОВАННЫХ ИСТОЧНИКОВ
СПИСОК ИСПОЛЬЗОВАННЫХ ИСТОЧНИКОВ
Agrawal V.D. Essentials of electronic testing for digital, memory and mixed-signal VLSI circuits/ Kluwer Academic Publishers, 2001, – 690c.
Peattie C.G.. Elements of Semiconductor Device Reliability // Proc. IEEE, vol. 62, 149-168, Feb. 1974.
Colboume E.D., G.P. Coverly, and S. K. Behera. Reliability of MOS LSI Circuits // Proc. IEEE, vol. 62, pp. 244-259, Feb. 1974.
Schnable G.L., L.G. Gallace, and H.J. Pujol. Reliability of CMOS Integrated Circuits // Computer, vol. II, pp. 6-17, Oct. 1978.
Rosenberg S. J.. H-MOS Reliability // IEEE Trans. Electron Devices, vol. ED-26, no. I, p. 48, Jan. 1979.
Digital Failure Rate Data Book/ 1981, Rome Air Development Center, MDR-17.
Готра З.Ю., Николаев Н.М. Контроль качества и надежность микросхем / М.: Радио и связь, 1989.,168с.
J. Bateson. In-Circuit Testing / New York: Van Nostrand Reinhold Company, 1985.
E.A. Amerasekera and D.S. Campbell. Failure Mechanisms in Semiconductor Devices / Chichester, UK: John Wiley & Sons, Inc., 1987.
L.C. Wang and M.S. Abadir. Test Generation Based on High-Level Assertion Spec-ification for PowerPC™ Microprocessor Embedded Arrays // Journal of Electronic Testing: Theory and Applications, vol. 13, pp. 121-135, Oct. 1998.
Горяшко А.П. Синтез диагностируемых схем вычислительных устройств / М.: Наука., 1987. – 288 с.
Мангир Т.Э. Источники отказов и повышение выхода годных СБИС// ТИИЭР. – 1984. – т. 72, № 6. – С. 35 – 56.
Мурога С. Системное проектирование сверхбольших интегральных схем: Пер с англ. / М.: Мир, 1985. – 288 с.
M. Sachdev. Defect Oriented Testing for CMOS Analog and Digital Circuits / Boston: Kluwer Academic Publishers, 1998.
G.R. Case. Analysis of Actual Fault Mechanisms in CMOS Logic Gates // in Proc of the 13th Design Automation Conf., June 1976, pp. 265-270.
Современные цифровые устройства (ЦУ) в процессе производства и в ходе эксплуатации нуждаются в контроле правильности изготовления и функционирования соответственно. Для этого используются различные методы тестирования, которые позволяют обнаруживать неисправности ЦУ. Однако существующие методы зачастую не справляются с увеличением сложности схем, особенно это касается схем с памятью. Нами предлагается модификация метода псевдослучайной генерации тестов с использованием адаптивного подхода для улучшения качества тестирования.Целью исследования является уменьшение затрат на построение тестов ЦУ, а также увеличение полноты покрытия неисправностей созданным тестом. Задачей исследования является разработка подхода адаптивной генерации тестов ЦУ на основе псевдослучайных последовательностей.В теории диагностики под диагностическим тестом понимают такую входную последовательность сигналов, которая позволяет локализовать неисправность в ЦУ. Контролирующий же тест – это входная последовательность сигналов, для которой анализ выходных реакций объекта диагностики (ОД) позволяет сделать заключение об исправности схемы.При рассмотрении неисправностей ЦУ на логическом уровне часто используется модель константных неисправностей (КН). К подобным неисправностям относят такие дефекты, как короткое замыкание проводников и обрыв проводника. В этом случае дефект на входе логического элемента можно считать эквивалентным подаче на этот вход значений логического нуля или единицы. Константные неисправности могут быть одиночными, когда в устройстве присутствует только одна неисправность, либо кратными, когда в ЦУ одновременно может быть несколько одиночных КН [1].